SiP设计能力
![16611412905556126 副本](http://www.jp.edadoc.com/upload/images/product_category/20230424/16823222508650513.png)
SiP設計能力
- チップ-パッケージ-システム連携計画と設計
- シミュレーションと設計の同期
- Wire Bond 3Dモデリング
- シミュレーションは高精度で、最適化は正確
- 主流のパッケージ基板製造プロセスに精通
- HspiceモデルはIBISモデルに切り替える
- 設計ガイダンスの生成を支援
![sip_img1](http://www.jp.edadoc.com/upload/images/product_category/20220822/16611413864914652.jpg)
SiP設計案例の展示
- 9個 DDR4粒子、4+5層積層
- DDR4稼働レート3200Mbps
- SO-DIMMに匹敵する全体的な性能
![sip_img2](http://www.jp.edadoc.com/upload/images/product/20220822/16611466555753620.jpg)
ATE能力紹介
- テスト対象のチップは、数千ピンまで、より多くのpinを持っています
- 最大40層以上積層し、板厚は5mm以上
- 引き回しと穴あけの設計と加工は、限界能力になる傾向があります
- 正確なシミュレーションは、配線がチップテストの精度に影響を与えないようにする必要があります
![sip_img3](http://www.jp.edadoc.com/upload/images/product/20220822/16611466904740434.jpg)